2FPGA工程师
Verilog语言设计/Verilog语法基础/模块的端口声明
端口声明中wire和reg怎么选？
题目摘要
FPGA工程师面试题：端口声明中wire和reg怎么选？重点考察output端口的wire与reg类型选择规则，以及input端口为什么只能是wire。可结合从信号驱动源的角度切入：先讲input端口的约束，再讲output端口的选择依据——看模块内部该信号是被连续赋值（assign）驱动还是...
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：模块的端口声明
- 考察重点：output端口的wire与reg类型选择规则，以及input端口为什么只能是wire。
- 作答建议：从信号驱动源的角度切入：先讲input端口的约束，再讲output端口的选择依据——看模块内部该信号是被连续赋值（assign）驱动还是被过程块（always）驱动。
考察要点
output端口的wire与reg类型选择规则，以及input端口为什么只能是wire。
答题思路
从信号驱动源的角度切入：先讲input端口的约束，再讲output端口的选择依据——看模块内部该信号是被连续赋值（assign）驱动还是被过程块（always）驱动。
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