2FPGA工程师
Verilog语言设计/always块与敏感列表/时序逻辑always块写法
时序逻辑里为什么必须用非阻塞赋值？
题目摘要
FPGA工程师面试题：时序逻辑里为什么必须用非阻塞赋值？重点考察非阻塞赋值（<=）在时序逻辑中的必要性，以及阻塞赋值（=）在时序always块中引发的竞争冒险问题。可结合从仿真调度机制切入，解释阻塞赋值和非阻塞赋值在同一个时钟沿的执行差异，再用一个具体的移位寄存器例子说明后果来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：时序逻辑always块写法
- 考察重点：非阻塞赋值（<=）在时序逻辑中的必要性，以及阻塞赋值（=）在时序always块中引发的竞争冒险问题。
- 作答建议：从仿真调度机制切入，解释阻塞赋值和非阻塞赋值在同一个时钟沿的执行差异，再用一个具体的移位寄存器例子说明后果。
考察要点
非阻塞赋值（<=）在时序逻辑中的必要性，以及阻塞赋值（=）在时序always块中引发的竞争冒险问题。
答题思路
从仿真调度机制切入，解释阻塞赋值和非阻塞赋值在同一个时钟沿的执行差异，再用一个具体的移位寄存器例子说明后果。
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