4FPGA工程师
Verilog语言设计/always块与敏感列表/时序逻辑always块写法
如果时序always块里漏写了某个条件分支，会怎样？
题目摘要
FPGA工程师面试题：如果时序always块里漏写了某个条件分支，会怎样？重点考察时序逻辑always块中不完整条件分支的行为，与组合逻辑中同样情况的本质区别。可结合先明确结论——时序逻辑里漏写分支不会产生锁存器，再解释原因，然后对比组合逻辑中的情况，最后给出工程建议来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：时序逻辑always块写法
- 考察重点：时序逻辑always块中不完整条件分支的行为，与组合逻辑中同样情况的本质区别。
- 作答建议：先明确结论——时序逻辑里漏写分支不会产生锁存器，再解释原因，然后对比组合逻辑中的情况，最后给出工程建议。
考察要点
时序逻辑always块中不完整条件分支的行为，与组合逻辑中同样情况的本质区别。
答题思路
先明确结论——时序逻辑里漏写分支不会产生锁存器，再解释原因，然后对比组合逻辑中的情况，最后给出工程建议。
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