2FPGA工程师
Verilog语言设计/always块与敏感列表/敏感列表不完整的后果
敏感列表写不全，会导致什么具体后果？
题目摘要
FPGA工程师面试题：敏感列表写不全，会导致什么具体后果？重点考察仿真与综合行为不一致（sim/synth mismatch）的具体表现和危害。可结合用一个简单的代码例子切入，分别说明仿真器和综合器对同一段代码的不同处理结果，再总结危害来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：敏感列表不完整的后果
- 考察重点：仿真与综合行为不一致（sim/synth mismatch）的具体表现和危害。
- 作答建议：用一个简单的代码例子切入，分别说明仿真器和综合器对同一段代码的不同处理结果，再总结危害。
考察要点
仿真与综合行为不一致（sim/synth mismatch）的具体表现和危害。
答题思路
用一个简单的代码例子切入，分别说明仿真器和综合器对同一段代码的不同处理结果，再总结危害。
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