Verilog中Latch是怎么被意外生成的？

题目摘要

FPGA工程师面试题：Verilog中Latch是怎么被意外生成的？重点考察组合逻辑always块中if/case语句不完整导致Latch推断的机制，综合工具的行为逻辑。可结合从综合工具的视角出发解释：当组合逻辑描述中某些条件下输出没有被赋值，综合工具必须保持上一次的值，这就隐含了存储功能，即...

岗位方向：FPGA工程师
所属章节：Verilog语言设计
当前小节：Latch的产生原因
考察重点：组合逻辑always块中if/case语句不完整导致Latch推断的机制，综合工具的行为逻辑。
作答建议：从综合工具的视角出发解释：当组合逻辑描述中某些条件下输出没有被赋值，综合工具必须保持上一次的值，这就隐含了存储功能，即Latch。建议结合一个最简单的代码片段来说明。

考察要点

组合逻辑always块中if/case语句不完整导致Latch推断的机制，综合工具的行为逻辑。

答题思路

从综合工具的视角出发解释：当组合逻辑描述中某些条件下输出没有被赋值，综合工具必须保持上一次的值，这就隐含了存储功能，即Latch。建议结合一个最简单的代码片段来说明。

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