4FPGA工程师
Verilog语言设计/always块与敏感列表/Latch的产生原因
敏感列表写不全会导致什么问题？
题目摘要
FPGA工程师面试题：敏感列表写不全会导致什么问题？重点考察组合逻辑always块敏感列表不完整导致的仿真与综合行为不一致问题。可结合先说明敏感列表的作用，再分析写不全时仿真器和综合工具各自的行为差异，最后给出解决方案来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：Latch的产生原因
- 考察重点：组合逻辑always块敏感列表不完整导致的仿真与综合行为不一致问题。
- 作答建议：先说明敏感列表的作用，再分析写不全时仿真器和综合工具各自的行为差异，最后给出解决方案。
考察要点
组合逻辑always块敏感列表不完整导致的仿真与综合行为不一致问题。
答题思路
先说明敏感列表的作用，再分析写不全时仿真器和综合工具各自的行为差异，最后给出解决方案。
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