4FPGA工程师
Verilog语言设计/always块与敏感列表/Latch的消除方法
综合报告里怎么发现设计中意外生成了Latch？
题目摘要
FPGA工程师面试题：综合报告里怎么发现设计中意外生成了Latch？重点考察工程实践中定位Latch的能力，包括综合日志解读、lint工具使用、RTL查看等手段。可结合从综合工具的warning信息入手，再扩展到lint工具和RTL原理图查看，体现完整的排查流程来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：Latch的消除方法
- 考察重点：工程实践中定位Latch的能力，包括综合日志解读、lint工具使用、RTL查看等手段。
- 作答建议：从综合工具的warning信息入手，再扩展到lint工具和RTL原理图查看，体现完整的排查流程。
考察要点
工程实践中定位Latch的能力，包括综合日志解读、lint工具使用、RTL查看等手段。
答题思路
从综合工具的warning信息入手，再扩展到lint工具和RTL原理图查看，体现完整的排查流程。
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