3FPGA工程师
Verilog语言设计/代码风格与综合质量/代码风格对面积的影响
组合逻辑中漏写default或else，对面积有什么影响？
题目摘要
FPGA工程师面试题：组合逻辑中漏写default或else，对面积有什么影响？重点考察不完整的条件赋值导致综合器推断出意外的latch，理解latch产生的根本原因及其对面积和时序的负面影响。可结合先解释latch被推断出来的机制，再说明latch带来的面积和时序代价，最后给出避免方法来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：代码风格对面积的影响
- 考察重点：不完整的条件赋值导致综合器推断出意外的latch，理解latch产生的根本原因及其对面积和时序的负面影响。
- 作答建议：先解释latch被推断出来的机制，再说明latch带来的面积和时序代价，最后给出避免方法。
考察要点
不完整的条件赋值导致综合器推断出意外的latch，理解latch产生的根本原因及其对面积和时序的负面影响。
答题思路
先解释latch被推断出来的机制，再说明latch带来的面积和时序代价，最后给出避免方法。
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