2FPGA工程师
Verilog语言设计/Verilog语法基础/wire与reg的区别
什么场景下必须用wire，什么场景下必须用reg？
题目摘要
FPGA工程师面试题：什么场景下必须用wire，什么场景下必须用reg？重点考察对Verilog语法规则中wire和reg使用场景的硬性约束的掌握程度，属于编码基本功。可结合按「语法强制要求」来梳理，不要凭感觉说，要列出明确的规则边界来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：wire与reg的区别
- 考察重点：对Verilog语法规则中wire和reg使用场景的硬性约束的掌握程度，属于编码基本功。
- 作答建议：按「语法强制要求」来梳理，不要凭感觉说，要列出明确的规则边界。
考察要点
对Verilog语法规则中wire和reg使用场景的硬性约束的掌握程度，属于编码基本功。
答题思路
按「语法强制要求」来梳理，不要凭感觉说，要列出明确的规则边界。
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