reg型信号在组合逻辑always块中，什么情况下会综合出锁存器？

FPGA工程师面试题：reg型信号在组合逻辑always块中，什么情况下会综合出锁存器？重点考察对组合逻辑中reg使用不当导致意外锁存器（latch）这一经典工程问题的理解深度。可结合建议先说清楚锁存器产生的根本原因，再给一个最小代码反例，最后说怎么避免。代码示例能让回答更有说服力来组织回答。

• 岗位方向：FPGA工程师
• 所属章节：Verilog语言设计
• 当前小节：wire与reg的区别
• 考察重点：对组合逻辑中reg使用不当导致意外锁存器（latch）这一经典工程问题的理解深度。
• 作答建议：建议先说清楚锁存器产生的根本原因，再给一个最小代码反例，最后说怎么避免。代码示例能让回答更有说服力。